基于DSP的设计方案
| Dai[7] | DSP（TMS320C6713B，TI）基于PCI总线，
接收来自上位机的
数据并预处理，DSP
代码编译环境为
CCS 2.0
| 300 MHz | PCM1704，
采样频率16~96 kHz，
24 bit
| 外接SDRAM
与FLASH：
32 MB/8 MB
| 数据精度32 bit，
0.3 T
| 性能稳定、成本低廉；灵活性、可扩展性不足，实时性较差[24] |
基于FPGA的设计方案
| Kumar[5] | 采用FPGA构建处理
器及梯度波形合成
器，使用Vivado软
件进行设计与仿真
| / | 未说明所选用的DAC
| FIFO IP核，未说明数据
深度
| 输出梯度波形的最
小分辨率为0.4 ms
| 节省了FPGA
资源，减少了
梯度波形生成
时间；系统输
出速率快，可
能导致输出
为空
|
| Xing[3] | 使用FPGA
（EP2C35F484，
Altara）及Quartus II
软件共同设计梯度波
形发生器
| 50 MHz | 未说明所选用的DAC
| RAM：
483840 bit | 数据精度24 bit，
时间分辨率1 μs
| 使用串行运算
减少了FPGA
乘法器资源消
耗；增加了
运算的难度
|
| 基于DSP和FPGA结合的设计方案 | Tang[20] | DSP（TMS320LF2407A，
TI）将数据等传至
FPGA（EP3C55F484，
Altera），与Simulink
和System Generator
软件联合设计梯度
波形发生器
| / | PCM1704 | RAM:
292 KB | 数据精度32 bit，
时间分辨率1 μs，
<0.7 T
| 电路板尺寸小，
成本低；采用
USB进行上位
机与梯度波形
发生器的通信，
通信速度相较
以太网而言较慢
|
| Ai[33] | 上位机由以太网传
递信号至FPGA
（EP3C40F484C6，
Altera），DSP
（ADSP21369，ADI）实现梯度计算，软件Quartus II及
Moldelsim
| 50 MHz | PCM1704 | SDRAM：
1GB/4GB
| 幅度参数精度24 bit，
时间参数精度为32 bit，
时间分辨率1 μs，
<0.5 T
| 切换精度小于100 μs；采用DSP进行梯度
计算在运算速
度及计算量上
存在不足
|
| Xiao[2] | DSP（TMS320VC33，TI）接收数据，
FPGA（EP2C8Q208，
Altera）实现梯度计算
| 60 MHz | 未说明所选用的DAC
| ROM：
256 KB，
SDRAM：
1 MB | 时间分辨率1 μs，
0.35 T | DSP有32条控制线及24条地址线，有利于对FPGA进行控制及传输信号 |